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1
Логическое проектирование на SystemVerilog
ДМК-Пресс
Дональд Томас
uto
mux
always_comb
systemverilog
count
assign
muxout
momeht
initial
n_sel
jia
cxembi
bce
moxkho
module
verilog
3hayehme
9to
input
onepatop
bbi
cxema
ctpoke
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yto
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3ha
kotopbim
bpemehm
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wim
3hayehma
cxem
omepatop
3hauehme
cuctem
a3bika
ctpokax
kora
mokho
ohm
select_plus
a3bike
ecm
hoboe
hux
moka3aho
tojibko
two_bit_mux
3to
年:
2019
语言:
russian
文件:
PDF, 42.90 MB
您的标签:
5.0
/
5.0
russian, 2019
2
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС.
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
年:
2012
语言:
russian
文件:
PDF, 1.18 MB
您的标签:
0
/
0
russian, 2012
3
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС: учебное пособие
Издательский дом МЭИ
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
年:
2012
语言:
russian
文件:
PDF, 1.34 MB
您的标签:
0
/
0
russian, 2012
4
Примеры проектирования цифровых устройств с использованием языков описания аппаратуры
Стешенко В.
next_state
reset
std_logic
clk
mux_out
input
data_out
output
data_in
enable
vhdl
verilog
downto
st0
std_logic_vector
architecture
port
endmodule
library
module
st4
ieee.std_logic_1164
pres_state
yout
behav
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preset
mux
fsm
st3
clock
st2
gate
width
behave
elsif
posedge
pout
shift
clk’event
mpumep
onucahua
abtomata
count
софт
equality
moore
muxout
outputs
b00
语言:
russian
文件:
ZIP, 393 KB
您的标签:
0
/
0
russian
5
Spam: Schema Diagrams
Author Not Known
3vsus
6.3v
x5r_4
47k_4
dvt:change
dvt:delete
0.1u_4
avdd
dvdd
esd_gnd
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mcs
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27_4
330k_6
47p_4
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con1
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vcc
0.1u_6
0_4
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1.5k_4
12mhz
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2.2uf
220_6
220ohm
22p_4
33k
33k_4
33p_6
33pf
47k
47k_6
agnd
board
c10
c11
c12
c13
c14
c15
年:
2008
文件:
PDF, 51 KB
您的标签:
0
/
0
2008
6
Spam: Schema Diagrams
Author Not Known
3vsus
6.3v
x5r_4
47k_4
dvt:change
dvt:delete
0.1u_4
avdd
dvdd
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xtalin
xtalout
18p_4
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c17
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33k_4
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47k
47k_6
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board
c10
c11
c12
c13
c14
c15
年:
2008
文件:
PDF, 50 KB
您的标签:
0
/
0
2008
1
按照
此链接
或在 Telegram 上找到“@BotFather”机器人
2
发送 /newbot 命令
3
为您的聊天机器人指定一个名称
4
为机器人选择一个用户名
5
从 BotFather 复制完整的最后一条消息并将其粘贴到此处
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