SystemVerilog Assertions应用指南

1 (p0-1): 第0章 基于断言的验证
5 (p0-2): 第1章 SVA介绍
5 (p0-3): 1.1 什么是断言
6 (p0-4): 1.2 为什么使用SystemVerilog断言（SVA）
8 (p0-5): 1.3 SystemVerilog的调度
9 (p0-6): 1.4 SVA术语
9 (p0-7): 1.4.1 并发断言
10 (p0-8): 1.4.2 即时断言
11 (p0-9): 1.5 建立SVA块
12 (p0-10): 1.6 一个简单的序列
13 (p0-11): 1.7 边沿定义的序列
15 (p0-12): 1.8 逻辑关系的序列
15 (p0-13): 1.9 序列表达式
16 (p0-14): 1.10 时序关系的序列
18 (p0-15): 1.11 SVA中的时钟定义
19 (p0-16): 1.12 禁止属性
21 (p0-17): 1.13 一个简单的执行块
21 (p0-18): 1.14 蕴含操作符
22 (p0-19): 1.14.1 交叠蕴含
23 (p0-20): 1.14.2 非交叠蕴含
24 (p0-21): 1.14.3 后续算子带固定延迟的蕴含
25 (p0-22): 1.14.4 使用序列作为先行算子的蕴含
27 (p0-23): 1.15 SVA检验器的时序窗口
29 (p0-24): 1.15.1 重叠的时序窗口
30 (p0-25): 1.15.2 无限的时序窗口
32 (p0-26): 1.16 “ended”结构
35 (p0-27): 1.17 使用参数的SVA检验器
36 (p0-28): 1.18 使用选择运算符的SVA检验器
38 (p0-29): 1.19 使用true表达式的SVA检验器
39 (p0-30): 1.20 “＄past”构造
42 (p0-31): 1.21 重复运算符
43 (p0-32): 1.21.1 连续重复运算符［＊］
44 (p0-33): 1.21.2 用于序列的连续重复运算符［＊］
46 (p0-34): 1.21.3 用于带延迟窗口的序列的连续重复运算符［＊］
47 (p0-35): 1.21.4 连续运算符［＊］和可能性运算符
48 (p0-36): 1.21.5 跟随重复运算符［-＞］
50 (p0-37): 1.21.6 非连续重复运算符［＝］
51 (p0-38): 1.22 “and”构造
54 (p0-39): 1.23 “intersect”构造
56 (p0-40): 1.24 “or”构造
58 (p0-41): 1.25 “first_match”构造
60 (p0-42): 1.26 “throughout”构造
61 (p0-43): 1.27 “within”构造
63 (p0-44): 1.28 内建的系统函数
65 (p0-45): 1.29 “disable iff”构造
66 (p0-46): 1.30 使用“intersect”控制序列的长度
68 (p0-47): 1.31 在属性中使用形参
70 (p0-48): 1.32 嵌套的蕴含
71 (p0-49): 1.33 在蕴含中使用if/else
73 (p0-50): 1.34 SVA中的多时钟定义
75 (p0-51): 1.35 “matched”构造
76 (p0-52): 1.36 “expect”构造
77 (p0-53): 1.37 使用局部变量的SVA
79 (p0-54): 1.38 在序列匹配时调用子程序
81 (p0-55): 1.39 将SVA与设计连接
83 (p0-56): 1.40 SVA与功能覆盖
85 (p0-57): 第2章 SVA模拟方法论
85 (p0-58): 2.1 一个被验证的实例系统
86 (p0-59): 2.1.1 主控设备
88 (p0-60): 2.1.2 中间设备
90 (p0-61): 2.1.3 目标设备
91 (p0-62): 2.2 块级验证
92 (p0-63): 2.2.2 仲裁器的验证
92 (p0-64): 2.2.1 SVA在设计块中的应用
94 (p0-65): 2.2.3 模拟中针对仲裁器的SVA检验
96 (p0-66): 2.2.4 主控设备的验证
98 (p0-67): 2.2.5 模拟中针对主控设备的SVA检验
100 (p0-68): 2.2.6 胶合（Glue）的验证
102 (p0-69): 2.2.7 模拟中针对胶合逻辑（glue logic）的SVA检验
104 (p0-70): 2.2.8 目标设备的验证
106 (p0-71): 2.2.9 模拟中针对目标设备的SVA检验
108 (p0-72):…